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基于FPGA的AIS链路层SOC芯片研究
| 论文题名： | 基于FPGA的AIS链路层SOC芯片研究 |
| 关键词： | 船舶自识别系统;AIS链路层;SOC芯片;HDLC通信协议;仿真测试 |
| 摘要： | 当今世界，海上运输业在整个运输行业中扮演着不可替代的角色，在航运事业高速发展的背景下，为船舶提供更稳定的通信与安全保障等服务的要求也就更迫切。船舶自动识别系统(Automatic Identification System)工作在VHF的频率范围内，用于收发动态、静态航行信息，并基于这些信息实现船舶避碰、确定航向航速、定位等功能，以保证船舶的航行安全。 本课题主要研究AIS系统终端中的链路层SOC芯片的设计与实现。链路层SOC芯片主要用于处理接收到的电文，完成电文的HDLC解包任务和HDLC打包任务，以及驱动GMSK工作和驱动C-BUS总线与ARM芯片通信。本课题在ISE12.3软件环境下应用verilog语言完成设计并进行模拟仿真测试，并在Xilinx公司的Virtex-4开发板上进行硬件板上测试。 在本设计中具体研究了AIS的HDLC通信协议，设计的逻辑主要可以分为三大部分:第一部分主要用于驱动与ARM进行信息交互的C-BUS总线并且解析来自ARM的控制字;第二部分主要用于实现发送数据的缓存以及HDLC打包的功能，HDLC打包功能包括产生FCS校验位、比特填充、添加开始与结束标志位等;第三部分主要用于实现接收数据的缓存以及HDLC解包的功能，HDLC解包功能包括验证FCS校验位、去除比特填充、检测开始与结束标志位等。以上部分的若干模块都在ISE12.3环境下完成编写和仿真测试。 本设计实现的AIS基带数据处理功能是AIS终端设备的重要组成部分，研究内容是导航研究所承担的国家支撑计划课题“AIS/GNSS船载导航设备关键技术与系统研制”(2012BAH36B02)的一部分。 |
| 作者： | 张宇奇 |
| 专业： | 信息与通信工程 |
| 导师： | 张淑芳 |
| 授予学位： | 硕士 |
| 授予学位单位： | 大连海事大学 |
| 学位年度： | 2013 |
| 正文语种： | 中文 |
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