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基于RFSOC系统的频率合成器的研究
| 论文题名： | 基于RFSOC系统的频率合成器的研究 |
| 关键词： | 电子不停车收费系统;频率合成器;压控振荡器;自动频率校准;PLL技术 |
| 摘要： | PLL作为频率合成器(FS)被广泛的应用于数字电路和模拟电路中。随着电子技术的不断发展，数字电路中的主频已经远远超越百兆赫兹，随便一个手机内核的计算主频都在1.5GHz以上。在模拟通信中，高频率的载波更是不可避免。虽然晶体振荡器(crystal oscillator)能够产生高相位噪声的频率信号，但是其频率很难达到吉赫兹级别，而且频率越高，晶体的不一致性也越严重，所以现在吉赫兹的频率通常是用一个高质量的低频时钟和一个频率合成电路产生。低频信号通常由高质量的DCXO、TCXO等晶体振荡器产生，然后用一个压控振荡器(VCO)等电路组成的锁相环系统产生高频率时钟或者载波信号。本文以5.8GHz电子不停车收费系统(ETCs)为背景，提供一个5.7~6 GHz的PLL频率合成器的设计。文章主要针对PLL技术中的如下几点进行讨论： 1.低参考毛刺和相位噪声：本文分析了PLL的环路工作原理，然后提出了利用降低电荷泵的失配电流、控制PFD的复位延迟时间、并使用一个较小的KVCO来降低PLL的时钟毛刺和相位噪声的方法。 2.小数分频器的实现：为满足ETC系统需要，本设计的PLL是一个小数分频结构,所以本文简单分析并给出了相应的多模分频器和Sigma-Delta调制器的设计。 3.多调谐范围和自动频率校准(AFC)的实现：为了覆盖整个输出频率范围，本文的压控振荡器利用多个电容阵列实现宽频率输出范围。为了实现每次锁定前对电容阵列控制字的准确置位，本文给出了一种普通的AFC算法。 4.本PLL在130nm CMOS工艺下设计并进行流片，最后进行了详细的测试。PLL采用32.768 MHz参考频率，芯片测试结果表明，频率调谐范围为5.7~6 GHz，参考杂散为-68dBc，与另一种情况相比，该工作的参考杂散提高了18dB。输出频率在5.835GHz时，相位噪声在1MHz、10MHz的频偏下分别是-109dBc/Hz和-135dBc/Hz。1.5V电源电压下，PLL的功耗是12.1mW。 |
| 作者： | 李晓强 |
| 专业： | 电子科学与技术 |
| 导师： | 吕联荣 |
| 授予学位： | 硕士 |
| 授予学位单位： | 天津理工大学 |
| 学位年度： | 2018 |
| 正文语种： | 中文 |
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